用于SiCMOSFET的隔离栅极驱动器使用指南

SiC MOSFET 在功率半导体市场中正迅速普及，因为它最初的一些可靠性问题已得到解决，并且价位已达到非常有吸引力的水平。随着市场上的器件越来越多，必须了解 SiC MOSFET 与 IGBT 之间的共性和差异，以便用户充分利用每种器件。本系列文章概述了安森美 M 1 1200 V SiC MOSFET 的关键特性及驱动条件对它的影响，作为安森美提供的全方位宽禁带生态系统的一部分，还将提供NCP51705（用于 SiC MOSFET 的隔离栅极驱动器）的使用指南。本文为第三部分，将重点介绍NCP51705 SiC 栅极驱动器的使用指南。

【资料图】

NCP51705 是一种 SiC 栅极驱动器，具有高度的灵活性和集成性，使其与市场上的任何 SiC MOSFET 完全兼容。如图 32 所示，NCP51705 顶层框图包括通用栅极驱动器常见的许多基本功能，包括：

1.高达 28 V 的 V_DD正电源电压

2.高峰值输出电流（6 A 源极和 10 A 漏极）

3.内部 5 V 参考电压可用于偏置 5 V、高达 20 mA 的低功率负载（数字隔离器、光耦合器、μC 等）

4. 分离信号，电源接地

5. 分离源极和漏极输出引脚

6.内部热关断保护

7.分离非反相和反相 TTL、PWM 输入

图 32：NCP51705 SiC 栅极驱动器框图

此外，NCP51705 具备使用最少的外部组件设计可靠的 SiC MOSFET 栅极驱动电路所必需的几个独特特性（在 TND6237/D 中的分立 SIC 栅极驱动部分的开头列出）。NCP51705 独特特性的优点将在下一节详细介绍。

NCP51705 DESAT 功能的实现只需使用两个外部组件。如图 33 所示，通过 DESAT 引脚的 R₁和 D₁监测 SiC MOSFET, Q₁的漏极-源极电压。

图 33：NCP51705 DESAT 功能

在 Q₁关断期间，漏极-源极端子可能出现几百伏电压。一旦 Q₁导通，漏极-源极电压迅速下降，预计在不到几百纳秒的时间内就会发生从高电压到接近零电压的转变。在导通转换期间，DESAT 信号前沿被一个 500 纳秒计时器消隐，该计时器由一个 5−Ω 的低阻抗下拉电阻组成。这使 VDS 有足够的时间下降，同时确保 DESAT 不会意外激活。500 纳秒过后，DESAT 引脚被释放，200−μA 电流源通过 R₁、D1和 SiC MOSFET 导通电阻提供恒定电流。在导通时间内，如果 DESAT 引脚上升到 7.5 V 以上，则 DESAT 比较器输出会升高，从而触发 RS 锁存器的时钟输入。这种故障将逐个周期自动终止 Q_NOT 输出的后沿。SiC MOSFET 的栅极驱动因此有效地减少了与去饱和故障时间成比例的时间量。

200−μA 电流源足以确保 D₁的可预测正向压降，同时也使 R₁的压降能够在 SiC MOSFET 导通期间独立于 V_DS。如果需要，可通过将 DESAT 引脚接地来禁用 DESAT 保护。相反，如果 DESAT 引脚处于浮动状态，或者 R₁无法打开，则流经 20−kΩ 电阻器的 200−μA 电流源在 DESAT 比较器的非反相输入端施加恒定的 4 V 电压。这种情况基本上禁用了 SiC MOSFET 的栅极驱动。一些应用可能倾向于使用电流检测变压器来检测漏极电流，并从外部驱动 DESAT 引脚。在这种情况下，NCP51705 包括一个 IC 金属选件，用于移除 20−kΩ 电阻器，使 DESAT 引脚可以用作传统的逐脉冲、过电流保护功能。

DESAT 引脚上的电压 V_DESAT由公式（1）确定为：

为 I_D分配最大值（留出额外的设计裕度）后，选择 R₁和 I_D，使 V_DESAT< 7.5 V。重新排列公式（1）并求解 R₁得出：

除了设置允许的最大 V_DESAT电压外，R₁还具有限制通过 D₁结电容的瞬时电流的双重目的。因为 SiC MOSFET 上的漏电压 dV/dt 极高，如果 R₁的大小不合适，通过 D₁的 p−n 结电容的电流可能会变得非常高。因此，应优先选择具有最低结电容的快速高压二极管。R₁的典型值将接近 5 kΩ< R₁< 10 kΩ 的范围，但这会根据所选 SiC MOSFET 的 ID 和 R_DS参数而发生变化。如果 R₁远小于 5 kΩ，进入 DESAT 引脚的瞬时电流可能为数百毫安。相反，如果 R₁远大于 10 kΩ，则 RC 延迟为 R₁和 D₁结电容的乘积。延迟可为 100 μs 量级，从而导致应对 DESAT 故障的额外延迟时间。

NCP51705 使用单一的正电源电压运行。从单一 V_DD电源电压运行意味着必须从栅极驱动器 IC 产生负 V_EE电压。使用开关电容充电泵是产生所需负 V_EE电压轨的必然选择。构建充电泵有许多不同的选择。主要挑战是在瞬态条件下保持准确的电压调节，以一定的频率开关以减小电容，并最大限度地减少外部组件数量，从而降低成本并提高可靠性。

从图 34 所示的充电泵功能框图可以看出，只需三个外部电容即可建立负 V_EE电压轨。充电泵功率级基本上由两个 PMOS 开关和两个 NMOS 开关组成，这些开关以桥式结构排列。

图 34：NCP51705 V_EE充电泵

如图所示，外部飞跨电容 C_F连接在桥的每个支路的中点之间。开关时序，每当两个上部 PMOS 器件同时导通时，C_F会出现 V_DD。同样，每当两个下部 NMOS 器件同时导通时，C_F会出现 −V_EE。开关频率在内部设置为 390 kHz，两个上部 PMOS 器件与两个下部 NMOS 器件异步切换。290 kHz 的 IC 金属选件也可用于需要较低充电泵开关频率的应用。

V_EE被调节到在 V_CH设置的电压，该电压由 VEESET 可编程的内部低压降稳压器 (LDO) 电压决定。VEESET 上的电压会改变内部 LDO 看到的增益 (G_LDO)。如果 VEESET 保持浮动状态（建议使用从 VEESET 到 SGND 的 100−pF 旁路电容），则 V_EE设置为在 −3 V 下调节。对于 −5−V V_EE电压，VEESET 引脚应直接连接到 V5V（引脚 23）。如果 VEESET 连接到 9 V 和 V_DD之间的任何电压，则 V_EE被箝位并设置为以 −8 V 的最小充电泵电压进行调节。当 V_DD> 7.5 V 时，充电泵启动，V_EE电压轨包括一个内部固定的 UVLO，设置为编程 VEE 值的 80%。由于 V_DD和 V_EE均由独立的 UVLO 电路监控，NCP51705 足够智能，可以在两个电压轨都在特定 SiC MOSFET 负载的安全范围内时实现。

或者，通过完全禁用充电泵，可以实现 0 V < OUT < V_DD开关。当 VEESET 连接到 SGND 时，充电泵被禁用。当充电泵被禁用且 V_EE直接与 PGND 相关联时，输出在 0 V < OUT < V_DD之间切换。需要注意的是，每当 VEESET 与 SGND 相关联时，V_EE必须与 PGND 相关联。在此工作模式期间，内部 V_EEUVLO 功能也相应禁用。

另一种可能的配置是禁用充电泵，但允许使用外部负 V_EE电压轨。此选项允许 –V_EE< OUT < V_DD切换，因为充电泵未切换，所以在 IC 功耗方面略有节省。当 VEESET 连接到 SGND 时，外部负电压轨可以直接在 V_EE和 PGND 之间连接。请注意，由于 VEESET 为 0 V，内部 V_EEUVLO 被禁用，因此 NCP51705 不知道 V_EE电压水平是否在预期范围内。

这种简单的 VEESET 调整能够使用最少的外部组件实现最高程度的灵活性，同时满足最广泛的 SiC MOSFET 电压要求。为了方便起见，表 2 中总结了 VEESET 的可配置性。

表 2：半导体材料属性

用于栅极驱动器 IC 的 UVLO 对于保护 MOSFET 至关重要，其工作原理是禁用输出，直到 V_DD高于已知阈值。这不仅可以保护负载，而且可以向控制器验证施加的 V_DD电压高于导通阈值。由于与 SiC MOSFET 相关的低 gm值，最佳 UVLO 导通阈值并非“一刀切”。如果允许驱动器输出在较低的 V_DD下切换，可能对某个 SiC MOSFET 不利，但根据散热、冷却和 V_DD启动时间，对另一个 SiC MOSFET 而言可能是可接受的。最佳 UVLO 导通阈值也会根据 V_DD电压轨的导出方式而发生变化。一些电源系统可能有一个专用的偏压电源，而其他系统则可能依赖于类似于图 36 的 V_DD自举技术。

NCP51705 通过可编程 UVLO 导通阈值解决了这一需求，该阈值可通过 UVSET 和 SGND 之间的单一电阻器设置。如图 35 所示，UVSET 引脚由 25−μA 电流源内部驱动，串联增益为 6。

UVSET 电阻器 RUVSET 根据公式（3）中定义的所需 UVLO 导通电压 V_ON进行选择。

图 35：NCP51705 UVSET 可编程 UVLO

V_ON值通常由 SiC MOSFET 输出特性曲线决定，如 TND6237/D 图 1 中突出显示的曲线。由于 SiC MOSFET 的导通电阻显著增加，即使 VGS 略有降低，允许的 UVLO 滞后必须很小。因此，NCP51705 具有固定的 1−V 滞后，因此关断电压 V_OFF始终比设置的 V_ON低 1 V。

对于包含专用偏压电源的电源，假设在电源系统因故障恢复而启动软启动或重启之前，V_DD高于所需 V_ON阈值。对于此类系统，需要具有 1−V UVLO 滞后，并且不会因启动注意事项而产生任何影响。然而，一些电源系统从高电压开始，然后依赖于自举绕组的 V_DD，如图 36 所示。

图 36：PWM 自举启动示例

图中显示了具有高电压 (HV) 启动能力以及 V_ON= 17 V 和 V_OFF= 9 V 的固定 UVLO 阈值的 PWM 控制器。施加 HV 时，当 HV = V_ON= 17 V，内部通道开关打开，PWM 控制器从 C_VCC汲取启动电流。在此期间，C_VCC正在放电，Q₁必须开始切换，以在变压器自举绕组中建立电压。这对可从 RUVSET 编程的允许 V_ON施加了限制。UVSET 必须设置为小于 PWM 控制器的 UVLO V_ON的值。图 37 进一步说明了这些启动细节，其中 PWM 电压阈值显示为蓝色，NCP51705 显示为红色。

图 37：自举启动时序

为了切换具有最高 V_GS的 SiC MOSFET，需要将 V_ON设置为尽可能接近 PWM 控制器的 UVLO 导通。在这样做时所进行的权衡意味着在 Δt (t₂−t₁) 期间 ΔV = 1 V。C_VCC的放电非常浅，因此需要较大的电容值。例如，假设启动电流为 1 mA，Δt = 3 ms 且 ΔV = 1 V，则需要用于 C_VCC的 3−μF 电容。相反，如果 V_ON设置为比最小自举放电电压 V_BOOT(MIN)高 1 V，则允许 C_VCC在更宽的 ΔV (17 V − 11 V) 范围内放电，并且可以使用更小的电容值。给定相同的 1 mA，Δt = 3 ms 且允许 ΔV = 6 V，所需的 C_VCC电容值降低至 500 nF；减少了 6 倍。然而，由于 SiC MOSFET 将在 V_GS= 11 V 的情况下切换，因此所产生的影响可能很大。显然，在启动前将 NCP51705 偏置是首选方法。

XEN 信号是 V_GS反相的 5 V 数字表示。为了报告驱动器“状态”，PWM 输入被认为更准确，因为它来自 SiC 栅极电压，传播延迟大大减少。此信号可以在半桥电源拓扑中用作故障标志和同步信号，为实施交叉传导（重叠）保护打下基础。每当 XEN 为高、V_GS为低时，则 SiC MOSFET 为关断状态。因此，如果 XEN 和 PWM 输入信号均为高，则检测到故障状态，并进行数字分配，以采取可能需要的任何预防措施。

WBG 半导体使高压转换器能够在更接近低压（低于 100 V）开关频率的情况下工作。对于低压转换器而言，半导体封装的发展对当今开关性能的实现起到了关键作用。硅 MOSFET 封装取得了进步，例如双面冷却、夹焊、热增强功率封装和低电感、无引线封装。同样，栅极驱动器 IC 封装也“瘦身”明显。更短的管芯到引线、键合线连接，加上模制无引线封装 (MLP)，对于最大限度地减少驱动器侧的寄生电感至关重要。驱动器和 MOSFET (DrMOS) 共封装是减少寄生电感、提高效率和缩小电路板面积的最新步骤。DrMOS 等改进所涉及的电压相当低，因此可以实现。

在高压转换器领域，爬电距离和电气间隙等最小间距要求使得高性能 SiC MOSFET 依然采用低性能 TO−220 型和 TO−247 型封装。这些封装已经十分完善，长期以来一直是行业标准。它们非常适合工业应用，坚固且易于散热，但其长引线和内部键合线导致寄生电感更高。SiC MOSFET 现在使这些寄生电感受到热应力、频率和 dV/dt 速率的影响，以前在高压硅晶体管中，这是从未设想到的。可以说，SiC 促进了对高压分立封装的重新思考。

尽管分立组件并非如此，但 SiC 栅极驱动器能够充分利用与低压转换器驱动器相同的封装改进。NCP5170 管芯封装成 24 引脚、4 × 4 mm、热增强 MLP，如图 38 所示。

图 38：NCP51705 24 引脚、4 4 mm、MLP 封装和引脚输出

所有高电流电源引脚都翻倍，位于 IC 的右半部分。此外，每个翻倍引脚都通过内部双键合线连接到管芯，以实现尽可能最低的电感。所有低功耗数字信号仅为单引脚，位于 IC 的左半部分，为 PWM 或数字控制器提供了方便、直接的接口。

NCP51705 封装的底部包括一个电绝缘、导热、暴露的焊盘。该焊盘未连接到 PGND 或 SGND，但会通过热通孔连接到隔离铜 PCB 焊盘进行散热。

如果散热成为一个问题，应特别注意四个主要的功耗因素：

1. 与驱动外部 SiC MOSFET 相关的 OUTSRC 和 OUTSNK 损耗。这些是与开关频率成比例的栅极电荷相关损耗。降低开关频率将降低功耗

2. V_DD和 V5V 之间的 LDO，能够提供高达 20 mA 的电源。切勿加载超过数字隔离器或光耦合器偏压的 V5V

3. V_DD和 V_CH之间的 LDO，这是内部充电泵的一部分

4. 内部充电泵电源开关，可禁用并用外部负偏压替换，如充电泵–V_EE(VEESET) 一节所述

对于 V_DD> 7 V，静态电流线性缓升，直至超过设置的 UVLO 阈值。图 39 所示的蓝色迹线表示 V_DD与 I_DD，无输入（非开关），V_DD(UVLO)= 12 V，V5V 调节器无负载。对于 7 V < V_DD< 22 V，I_DD测量为 0.6 mA < I_DD< 2.3 mA。当 V_DD超过 UVLO 阈值时，中间的平坦线表示 I_DD电流增加约 ~1−mA。

红色迹线表示在禁用内部充电泵的同时向 IN+ 施加 100 kHz、50% 脉冲输入的情况。使用 4.99 Ω + 2.2 nF 负载，这是典型 SiC MOSFET 的等效输入。外部源极和漏极电阻为 3Ω。对于 12 V < V_DD< 22 V，I_DD测量为 3.7 mA < I_DD< 5.5 mA。

图 39：V_DD与 I_DD，非开关与开关

图 40 所示的启动波形显示了 V_DD之前出现的 IN +。V_DD从 0 V 上升至 20 V，UVSET = 2 V（未显示），相当于 V_DD(UVLO)= 12 V。V_EE被设置为在 −5 V 调节，VEESET = V5V（未显示），相当于 V_EE(UVLO)= −4 V。当 V_EE= −4 V 时，输出便会启用，即使 V_DD> 12 V (V_DD= 15 V)。还要注意，在近 100 μs 的时间内，OUT (V_GS) 小于 20 V。根据 V_DD启动的 dV/dt 速率，该时间可能更长，因此，在编程 UVSET 时应考虑 SiC MOSFET 的热应力。

图 40：CH1−IN+，CH2−V_DD，CH3−OUT，CH4−V_EE；V_DD(UVLO)= 12 V，V_EE(UVLO)= −4 V

图 41 中显示了相同的启动波形，但 UVSET = 3 V（未显示），相当于 V_DD(UVLO)= 18 V。在这种情况下，当 V_DD= 18 V 时，OUT (V_GS) 便会启用，即使 V_EE< −4 V (V_EE= −5 V)。哪个 UVLO 占优势取决于 V_DD与 V_EE的 dV/dt 速率。关键点是 NCP51705 输出被禁用，直到 V_DD和 V_EE都高于或低于各自的 UVLO 阈值。与图 40 相比，请注意较高的 UVLO 设置对 OUT (V_GS) 的影响，其中第一个 OUT 脉冲出现在 20 V 和 −5 V 附近。

图 41：CH1−IN+，CH2−V_DD，CH3−OUT，CH4−V_EE；V_DD(UVLO)= 18 V，V_EE(UVLO)= −4 V

NCP51705 内部充电泵有一个缓慢的控制回路，其效果可从 V_EE启动期间观察到的轻微下冲和 <400 μs 校正中看出，如图 42 所示。超过 400 μs 时，V_EE电压稳定至 −3 V、−5 V 或 −8 V 的调节设定值。

图 42：V_EE启动

关机操作平稳，无毛刺。如图 43 所示，OUT 停止切换并跟踪卸载的 V_EE。V_EE从 −5 V 到 0 V 的放电时间约为 300 ms。

图 43：CH1−IN+，CH2−V_DD，CH3−OUT，CH4−V_EE；关机

图 44 显示了图 43 中时间基准的放大图。UVSET 被配置为 3 V (V_DD(UVLO)= 18V)，内部 V_DDUVLO 滞后在内部固定为 1 V。当输出被禁用时，光标位置显示 V_DD= 17 V（18 V−1 V 滞后），即使 V_EE= −4.5 V (VEESET = V5V)，并且根据其 −4 V UVLO 仍处于活动状态。尽管 V_DD的衰减很慢，但在 UVLO_OFF 之后，也可以看到最后一个输出脉冲的终止很干净，没有杂散脉冲或毛刺。

图 44：CH1−IN+，CH2−V_DD，CH3−OUT，CH4−V_EE；关机，V_{DD_UVLO(OFF)}= 17 V

导通传播延迟的测量范围从 90% IN+ 上升至 10% OUT 上升。尽管 SiC 驱动器将在更高的 V_DD下工作，但大多数 MOSFET 传播延迟被指定为切换到 V_DD= 12 V 的 1−nF 负载。

图 45 显示了在这些标准测试条件下测得的导通传播延迟为 19 ns。

图 45：CH1−IN+，CH2−V_DD，CH4−OUT；上升沿传播延迟

同样，关断传播延迟的测量范围从 10% IN+ 下降至 90% OUT 下降。图 46 显示了在相同标准测试条件下测得的关断传播延迟为 22 ns。每个边缘的输出上升和下降时间约为 5 ns。

图 46：CH1−IN+，CH2−V_DD，CH4−OUT；下降沿传播延迟

DESAT 和 XEN 波形分别如图 47 和图 48 所示。由于测试仅用于 IC 验证（无功率级），因此将 100−pF 固定电容连接到 DESAT 引脚。图 47 所示的波形表明 DESAT 低于 7.5 V 阈值，输出在正常操作下切换。如果 IN+ 频率降低（导通时间增加），则 100−pF DESAT 电容将可以充电至更高的电压。如图 48 所示，DESAT 电压已达到 7.5−V 阈值。输出后沿在输入电压切换为低之前终止。DESAT 小斜坡用于强调终止的 OUT 脉冲上没有出现毛刺的事实。在开关电源应用中，DESAT 引脚上可以使用小型 (<100 pF) 外部电容进行高频噪声滤波。

XEN 信号与 OUT 信号相反。无论驱动器是正常运行还是面临 DESAT 故障，XEN 信号都能准确跟踪任一情况下的反向 OUT 信号。

图 47：CH1−IN+，CH2−OUT，CH3−DESAT，CH4−XEN；V_DESAT< 7.5 V

图 48：CH1−IN+，CH2−OUT，CH3−DESAT，CH4−XEN；V_DESAT= 7.5 V

SiC MOSFET 可以适用于目前使用 IGBT 的各种应用场景。一些较常见的用途包括高压开关电源、混合动力和电动汽车充电器、电气化铁路运输、焊机、激光器、工业设备及其他注重高温操作的环境。尤其值得一提的两个领域是太阳能逆变器和高压数据中心。更高的直流电压有利于减小线规厚度、接线盒、互连，并最终最大限度地减少传导损耗，从而提高效率。目前，大多数大型光伏系统均采用 1−kV 直流总线，未来趋向于采用 1.5−kV 总线。同样，使用 380−V 配电网络的数据中心可以将直流电压提升至 800 V。

NCP5170 的几个基本应用示例如下所示。

1.低压侧开关

图 49 显示了用于低压侧开关应用的 NCP51705 的顶层示意图。未显示隔离，因此控制器和驱动器之间为直连接口，但情况并非总是这样。此示意图旨在说明，要提供全功能、可靠和稳健的 SiC 栅极驱动电路，只需甚少的外部组件。还应提及，尽管只需要单一 VDD 电压轨，但其额定值应至少为 50 V/ns，以防止TND6237/D 中的分立 SIC 栅极驱动一节中的分立栅极驱动说明所述的杂散电流脉冲。如果 VDD 电压轨由专用辅助电源提供，则应特别注意设计具有超低一次-二次杂散电容的变压器。

图 49：低压侧开关示例

2.半桥概念

在半桥电源拓扑中可以找到 SiC MOSFET 更现实的用途，如图 50 所示。高功率应用倾向于在高压侧和低压侧都使用隔离驱动器。这意味着需要两个数字隔离器。根据跨越隔离边界的 IO 的量，此类应用的二次侧控制可能存在很大争议。在这个简化示例中，In+ 和 In-（启用）是来自数字控制器的仅有的两个信号，XEN 从 NCP51705 读取。XEN 可以作为开发栅极驱动时序、交叉导通预防、死区时间调整和故障检测的时序信息基础。此外，温度感测、热管理（风扇控制）和更高级别的故障响应也可以由数字控制器完成。NCP51705 的 V5V 可用于为每个数字隔离器的二次侧供电，如图 50 所示。

图 50：半桥概念

3.准谐振 (QR) 反激式

使用 NCP1340B1 控制器和 NCP51705 SiC 驱动器设计了一个 100−W 的 QR 反激式转换器，可在 300 V < V_IN< 1 kV 的宽输入范围内工作。此类转换器常见于光伏和工业应用，但当基于 IGBT 功率级时，开关频率在 65 kHz 的范围内。图 51 所示的示意图为 QR 反激式，在 V_IN= 300 V 时，频率在 377 kHz < FS < 430 kHz 之间变化，负载从 100% 到 25% 不等。

图 51：1000 V 至 24 V、100 W、400 kHz、QR 反激式

4.QR 反激式

对于 V_IN= 300 V，漏极-源极电压波形是输入电压和反射输出电压之和。图 52 所示的波形突出显示了在全占空比操作 (V_IN= 300 V) 下运行的转换器，其中 720 V 出现在 SiC MOSFET 的漏极-源极上。V_DS上升过渡约为 30 ns，相当于 dV_DS/dt = 24 V/ns。NCP1340B1 QR 控制在 V_DS下降沿实现软谐振过渡和谷值开关（在最小 V_DS谐振时“接近 ZVS”导通），这在蓝色波形上清晰可见。由于 QR 反激式是仅限低压侧的应用，并且 dV_DS/dt 下降沿为谐振，因此 SiC MOSFET 可能在 0 V < V_GS< 20 V 之间可靠切换。尽管如此，图 51 所示的设计选择在 −5 V < V_GS< 20 V 之间切换，从而在增加栅极电荷的轻微代价下，实现更稳健的切换。

图 52：CH3 = V_DS，CH4 = V_GS；V_IN= 300 V，V_OUT= 24 V，I_OUT= 4 A，F_S= 377 kHz

通用评估板 (EVB) 旨在评估 NCP51705 在新设计或现有设计中的性能。EVB 不包括功率级，不专用于任何特定拓扑，由此可见它是通用的。它可用于任何低压侧或高压侧电源开关应用。对于桥接配置，可以在图腾柱型驱动配置中的每个 SiC MOSFET 处使用这些 EVB 中的两个或以上。EVB 可被视为隔离器 + 驱动器 + TO−247 分立模块。EVB 示意图如图 53 所示。

重点是提供一种超紧凑的设计，其中 TO−247 SiC MOSFET 的引线可以直接连接到印刷电路板 (PCB)。图 54 同时显示了相邻 TO−247 封装旁边的 EVB 的顶视图和底视图进行尺寸缩放。

图 53：NCP5170 Mini EVB 示意图

图 54：NCP5170 Mini EVB – 顶视图 (35 mm x 15 mm)

当安装到现有电源设计中，并且 TO−247 前面有可用的 PCB 区域时，EVB 可以水平安装到主电源板上，如图 55 所示。如果可能，这应该是首选的安装方法。

图 55：水平 EVB 安装

如果主电源板上的大型组件妨碍水平安装，则第二种选择是垂直安装 EVB，使其与 T0−247 封装平行或略微倾斜。由于驱动器与 TO−247 漏极接头发出的高 dV/dt 非常接近，因此不太倾向于采用这种方式安装。在任何一种情况下，TO−247 封装的后接头都保持暴露状态，如有必要，可将其连接到散热器上。有关安装和操作详细信息，请参见 EVB 用户指南。

图 56：垂直 EVB 安装

EVB 最初配置为接受正输入逻辑的 PWM 信号（连接到 GND1 的 IN−）。但如果需要，IN− 可轻松用作主动启用或重新配置为反相输入逻辑。驱动器输出预配置为 0 V < V_OUT< V_DD开关。所有连接和电阻器占位符都可用于为 −3 V、−5 V 或 −8 V V_EE开关重新配置 VEESET。最后，UVSET 选项被预编程为 17−V 导通操作，这被认为是 SiC MOSFET 的安全级别。

使用众所周知的双脉冲测试平台对 MOSFET 和 IGBT 进行参数化表征。双脉冲测试方法基本会向被测器件 (DUT) 低压侧 SiC MOSFET 的栅极-源极施加两个脉冲。DUT 被插入到与图 57 所示的钳位电感开关电路相连的插座中。

图 57：双脉冲测试电路和波形

调整第一个脉冲的导通时间，以获得所需的峰值漏极-源极电流。电感器很大，关断时间足够短，因此 I_L1在关断续流期间几乎保持恒定。因此，第二个更短的脉冲以相同的漏极-源极电流幅度施加。该测试方法可精确控制 I_D和 V_DS，这是建立动态开关、参数性能以及对器件进行基准测试所必需的。

双脉冲测试方法也可用于表征栅极驱动器性能。在 SiC、DUT 固定的情况下，当 U₁成为新的“DUT”时，可以对各种栅极驱动电路进行表征。在图 53 和图 54 所示的 NCP5170 EVB 和图 58 所示的简单光耦合器栅极驱动电路之间，对 dV/dt 和 dI/dt 开关性能进行了比较。

图 58：FOD8384 SiC 光耦合器栅极驱动电路

FOD8384 光耦合器驱动器能够承受高达 30 V 的 V_DD偏压，因此非常适合−5 V < V_GS< 20 V 开关。与图 58 中的示例类似，FOD8384 驱动器不是完整的 SiC MOSFET 栅极驱动电路。因此，由于两种电路的特性没有可比性，测试结果和比较仅限于动态开关。

图 59 和图 60 分别显示了两种电路的上升和下降 V_GS波形，以供比较。两种电路都使用了 1 Ω 的源极和漏极栅极电阻。这些栅极驱动边缘被显示为驱动 1.2 kV、SiC MOSFET，V_DS上显示 600 V，流过 I_D的电流为 30 A。NCP51705、V_GS上升沿在 −5 V < V_GS< 10 V 时表现为纯电阻，然后在 10 V < V_GS< 20 V 时为电容性 RC 充电。这显示了 NCP51705、6 APK 的源电流与 FOD8384 的 1 APK 源电流的比较情况。NCP51705 的 V_GS上升时间为 37.5 ns，而 FOD8384 开关在相同测试条件下则为 57.6 ns。同样，NCP51705 的 V_GS下降时间为 25.2 ns，而 FOD8384 则为 34.5 ns。

图 59：V_GS上升沿比较

图 60：V_GS下降沿比较

设计良好的栅极驱动器 IC 包括低源极和漏极阻抗，使得 SiC MOSFET 漏极可以由栅极精确控制。其次，最大限度地降低驱动器输出阻抗对于允许 SiC MOSFET 达到最高自然 dV/dt 至关重要。SiC MOSFET 的自然 dV/dt 限值与 R_LO+ R_GATE+ R_GI成反比。当 R_LO高于必要值时，SiC MOSFET 的自然 dV/dt 限值降低。这使得器件更容易受到 dV/dt 引起的导通的影响，并限制了通过选择 R_GATE可以实现的 dV_DS/dt 控制量。图 61 所示的 NCP51705 V_DS波形揭示了改变 RGATE 即可实现的高度 dV_DS/dt 控制。对于 R_GATE= 1 Ω，dV_DS/dt = 72 V/ns。将 R_GATE从 1 Ω 增加到 15 Ω 会使 dV_DS/dt 从 72 V/ns 降低到 68 V/ns。这表明，如果需要，可以使用高得多的 R_GATE来逐步降低 dV_DS/dt。

图 61：NCP51705 V_DS上升沿，可变栅极电阻

使用 FOD8384 光耦合器栅极驱动器完成了相同的实验。从图 62 所示的波形中发现，R_GATE从 1 Ω 变成 15 Ω 导致 dV_DS/dt 速率变化超过 2:1。由于 FOD8384 驱动器输出阻抗更高，dV_DS/dt 控制更受 R_GATE较小变化的影响。此外，请注意，NCP51705 的 dV_DS/dt 上升相对而言更为线性。

图 62：FOD8384 V_DS上升沿，可变栅极电阻

图 63 所示的波形比较了在 R_GATE= 1 Ω 的情况下，从 −5 V < V_GS< 20 V 切换相同负载的每个驱动器的 V_DS。dV_DS/dt 速率在 72 V/ns 与 64 V/ns 时表现相当。NCP51705 表现出更好的阻尼和更低振幅的振铃。

图 63：V_DS上升沿比较，1 Ω 栅极电阻

NCP51705 实现 dV_DS/dt 控制的另一种方式是通过改变 V_EE的负振幅电平。这可以通过根据表 2 配置 VEESET 引脚或使用施加到 V_EE的外部负 DC 电源来实现。图 64 中的波形显示了当 V_EE在 −6 V < V_EE< 0 V 之间变化时 dV_DS/dt 的变化。请注意在 0 V < V_GS< 20 V 时低 V_DS下的强拐点和电容特性。这是因为 SiC MOSFET 的一些剩余栅极电荷没有完全关断，并突出了在关断期间驱动 V_GS负极的重要性。

图 64：NCP51705 V_DS上升沿，可变 V_EE

图 65 所示的漏极电流测量是使用 Pearson 电流探头进行的。NCP51705 电流在 dI_D/dt = 3.2 A/ns 时下降，但与 FOD8384 驱动电路相比，表现出的振铃较少。NCP51705 更快的 dI_D/dt 与图 60 所示的 V_GS下降沿波形密切相关。

图 65：I_D下降沿比较

双脉冲测试方法是传统上用于表征分立功率半导体器件的动态开关性能的测试程序。由于在导通和关断期间可以精确控制施加的 V_DS和初始 I_D，该测量技术已被证明是表征箝位电感开关应用电路中栅极驱动器 IC 性能的可靠方法。

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